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主题:FPGA SPDIF接收解调器与常见厂商接收解调芯片的区别。

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FPGA SPDIF接收解调器与常见厂商接收解调芯片的区别。  发贴心情 Post By:8/10/2019 9:52:36 AM

FPGA是通过代码安排内部逻辑门硬件排布去实现不同功能,绝对上说FPGA是硬件设计而不是软件.

一片我们在用的FPGA就包含可用的上万个逻辑门,如果使用普通贴片的逻辑门,那一片芯片就相当于一台装满芯片的3匹空调那么大。

 常见的厂商接收解调芯片,通常是使用一个12M或其他频率的时钟作为主时钟,内部经PLL升频到98M去使用,对输入的SPDIF信号进行解码。

这种方式就限制了信号的品质。一般内置的PLL的Jitter 多在200PS左右,这几年新的A字头解调芯片标称PLL的Jitter是70PS。

对于大家都熟识的时钟来说,飞秒时钟时代早已降临,例如Accusilicon的jitter 就是0.07PS @98M,足足比A字头的芯片低了1000倍,比常见的200PS低了接近3000倍。

这就是为何我们在设计时就使用了90M与98M的时钟,而通常其他一些的设计都是使用22/24M或45/49M。

采用足够高的频率就可以无需使用PLL升频,保证了主时钟的超低Jitter特性。但这就要求FPGA的可运行的频率足够高。

使用了FPGA对SPDIF解码,在时钟上就比常见的芯片有莫大的优势。

此外由于FPGA运行速度远比一般解码芯片高,输出的数据与时钟的精准度更好,前后沿的延迟也更小,更容易被后端的芯片设备准确读取到数据。



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  发贴心情 Post By:8/10/2019 10:43:18 AM

感謝何生還願意在串流時代為SPDIF做出貢獻 !

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  发贴心情 Post By:8/10/2019 11:12:45 PM

可能正是因为SPDIF接收存在这样的问题,才有可能导致现在IIS传输更流行。 目前使用RJ45,HDMI这些方式传输IIS并不专业,容易受到影响与干扰,才有导致到即使定义相同但使用中存在种种问题。 SPDIF是打包数据,传输影响相对小。


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  发贴心情 Post By:8/11/2019 4:01:05 PM

iis直接是LR数据以及word和mclk,连校验码都没有,容易被干扰。要搞好阻抗匹配和屏蔽。 不过何生有设计差分的hdmi传输,抗干扰强很多。

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  发贴心情 Post By:8/12/2019 12:02:16 PM

何老师,您是说运用了FPGA接收的解码器,同轴信号输入要比I2S(差分)输入声音要好?? 同轴信号不管怎么做都需要两次转换,信号会损失不少啊。

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  发贴心情 Post By:8/12/2019 4:43:05 PM

从前未了解数字信号的时候我也是认为转换越多,信号损失就越大,就如同模拟信号一样。 但现在稍有了解后就知道,数字信号无论转换多少次,只要最后输出的时候能有稳定准确的时序,后面的DA就可以正常根据信号进行工作。 而如果时序不正确,有延迟,时钟有塌肩等,即使是没有转换,也会导致后面DA工作时错失了某些数据。


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